Читать онлайн «Аппаратные интерфейсы ПК. Энциклопедия». Страница 85

Модули с любой организацией используют побайтное распределение информационных бит по сигналам CASx# (табл. 7.11), распределение контрольных бит представлено в табл. 7.12. Младший бит адреса приходит по одной линии на все микросхемы модуля. Сигналы управления модулей SDRAM значительно отличаются от модулей DRAM. Исполняемая операция SDRAM определяется сигналами RAS#, CAS# и WE#, синхронизируемыми по фронту соответствующих сигналов CKx. Назначение сигналов модулей приведено в табл. 7.13, назначение выводов модулей DRAM — в табл. 7.14, SDRAM — в табл. 7.15.

Таблица 7.11. Организация информационных и управляющих сигналов для модулей DIMM-168 второго поколения

Линии CAS# (DQMB для SDRAM) 0 1 2 3 4 5 6 7 Биты данных 0-7 8-15 16-23 24-31 32-39 40-47 48-55 56-63 Сигналы для банка 0 DRAM OE0#, WE0#, RAS0# ОЕ2#, WE2#, RAS2# Сигналы для банка 1 DRAM OE0#, WE0#, RAS1# ОЕ2#, WE2#, RAS3# Сигналы для банка 0 SDRAM CKE0 CKE0 CKE0 CKE0 CKE0 CKE0 CKE0 CKE0 S0# S0# S2# S2# S0# S0# S2# S2# CK0 CK1 CK2 CK3 CK0 CK1 CK2 CK3 Сигналы для банка 1 SDRAM CKE1 CKE1 CKE1 CKE1 CKE1 CKE1 CKE1 CKE1 S1# S1# S3# S3# S1# S1# S3# S3# CK0 CK1 CK2 CK3 CK0 CK1 CK2 CK3

Таблица 7.12. Связь контрольных бит с управляющими сигналами для модулей DIMM-168 второго поколения

Организация (разрядность микросхем DRAM) Линии CAS# (DQMB для SDRAM) 0 1 2 3 4 5 6 7   Контрольные биты 72-бит Parity 0 1 2 3 4 5 6 7 72-бит ЕСС, (x4 x16/x4) - 0-3 - - - 4-7 - - 72-бит ЕСС, (x8) - 0-7 - - - - - - 72-бит ЕСС, (x18) 0 1 2 3 4 5 6 7 80-бит ЕСС, (x4) - 0-3 8-11 - - 4-7 12-15 1 80-бит ЕСС, (x8, х16) - 0-7 - - - 8-15 - -

Таблица 7.13. Сигналы модулей DIMM-168 второго поколения и DIMM-184

Сигнал Назначение Общие сигналы для FPM, EDO, BEDO и SDRAM RAS[0:3]#, RAS# Row Address Strobe — стробы выборки строк CAS[0:7]# CAS# Column Address Strobe — стробы выборки столбцов WE0#, WE2# Read/Write Input — сигналы разрешения записи, раздельные для банков OE0#, OE2# Output Enable — сигналы разрешения выходных буферов, раздельные для банков A[0:13] Address Inputs — мультиплексированная шина адреса DQ[0:63] Data Input/Output — биты данных CB[0:15] Check Bit Data Input/Output — контрольные биты, отсутствуют в 64-битных модулях. В 72-битных модулях отсутствуют CB[8:15] SCL Serial Presence Detect Clock синхронизация интерфейса идентификации I²C SDA Serial Presence Detect Data — данные интерфейса идентификации I²C SA[0:2] Serial Presence Detect Address — адрес модуля в интерфейсе I²C, задается коммутацией выводов гнезд для модулей на уровни логических «0» и «1» WP Write Protect — защита записи в EEPROM VCC Power — питание (+5 или +3,3 В) VSS Ground — общий провод NC No Connect — неиспользуемый (свободный) контакт DU Don't Use — запрещенный к использованию контакт Специфические сигналы SDRAM DQMB0-DQMB7 Data Mash Byte — маски байт (синхронизируются по фронту CK). Высокий уровень во время операции чтения переводит выходные буферы соответствующего байта в высокоимпедансное состояние с задержкой на 2 такта, операция записи блокируется без задержки S0#, S1#, S2#, S3# Select — разрешение (низким уровнем) декодирования команд микросхемами SDRAM соответствующих банков. При высоком уровне новые команды игнорируются, но выполнение предыдущей не прерывается CK[0:3] Clock Inputs — тактовые импульсы системной шины, положительный перепад синхронизируют все входные сигналы (кроме CKE) CKE0, CKE1 Clock Enables — разрешение синхронизации (высокий уровень) для банков микросхем. Низкий уровень переводит в режим пониженного потребления или саморегенерации A[0:9], А[11:13] A10/АР Address Inputs, Address Input 10/Autoprecharge — в цикле команды активации банка А[0:13] определяют адрес строки (по подъему CK). В цикле команды чтения или записи А[0:8] определяют адрес столбца, АР используется для указания (высоким уровнем) на операцию автопредзаряда (autoprecharge) банка А (BA0=0) или В (BA1=1) по окончании текущего пакетного цикла. В цикле команды предзаряда при высоком уровне АР предзаряд осуществляется в обоих банках, при низком — только в банке, определяемом линией BA0 BA0, BA1 SDRAM Bank Address — выбор внутреннего банка микросхемы SDRAM (использует линии, назначенные на адреса А11, A12 модулей DRAM) REGE Register Enable — разрешение синхронной работы регистров управляющих и адресных сигналов. При высоком уровне регистр защелкивает сигналы по фронту CK, а микросхемы памяти зафиксируют эти значения в следующем такте. При низком уровне регистр работает в режиме буфера (допустимо лишь для 66 МГц) Дополнительные сигналы модулей DOR SDRAM DQS[0:17] Двунаправленные стробы данных, формируемые источником CK# Инверсный вход синхронизации (пара к CK) VREF Вход опорного напряжения интерфейса SSTL_2 RESET# Вход асинхронного сброса регистра VDDQ Питание выходных буферов микросхем VDD Питание ядра микросхем VDDSPD Питание микросхемы последовательной идентификации VDDID Вход VDD identification flag

Таблица 7.14. Назначение выводов DIMM-168 DRAM второго поколения