Читать онлайн «OrCAD PSpice. Анализ электрических цепей». Страница 62

10.2. а) В схеме на рис. 10.32 hFE= 100. Найдите точку покоя, используя PSpice; затем сравните результаты с вашими вычислениями, приняв VBE=0,7 В. б) при анализе на PSpice примите, что hFE=50 и найдите точку покоя.

Рис. 10.32

10.3. Определите точку покоя для схемы, показанной на рис. 10.33, приняв, что hFE=60 и VBE=0,7 В. Проверьте ваши вычисления с помощью PSpice, воспользовавшись встроенной моделью транзистора.

Рис. 10.33

10.4. На рис. 10.34 представлена схема усилителя с ОЭ. Желательно, чтобы точка покоя позволяла реализовать максимальный размах колебаний тока коллектора при приемлемых искажениях. Транзистор имеет коэффициент усиления hFE=50.

а) Найдите ток и напряжение коллектора в точке покоя, используя PSpice.

б) Проведите PSpice/Probe анализ при синусоидальном входном напряжении vi и определите практический предел колебаний входного напряжения. Каковы колебания тока коллектора при этом условии?

Рис. 10.34

10.5. Усилитель с ОЭ и незашунтированным RE показан на рис. 10.35. Транзистор имеет коэффициент усиления hFE=100. Максимальное значение входного сигнала составляет 0,2 В. Используйте PSpice/Probe, чтобы получить временную диаграмму выходного напряжения и определить коэффициент усиления по напряжению.

Рис. 10.35

10.6. На рис. 10.36 показана схема с эмиттерными связями. Используйте анализ на PSpice, чтобы найти токи и напряжения смещения коллектора для Q1 и Q2. Оба транзистора имеют коэффициент усиления hFE=100.

Рис. 10.36

Встроенные модели для полевых транзисторов (FET) обозначены в PSpice именами, начинающимися: с J для канальных полевых транзисторов (JFET), с М для МОП-транзисторов (MOSFET) и с В для арсенид-галлиевых транзисторов (GaAsFET). Перед использованием любого из этих приборов желательно получить наборы характеристик, позволяющие правильно определить напряжения и токи покоя.

Демонстрационная версия PSpice содержит модели для двух типов n-канальных полевых транзисторов (JFET) в библиотеке EVAL.LIB. Получим необходимый набор выходных характеристик для транзистора J2N3819. Входной файл для анализа схемы рис. 11.1 содержит следующие команды:

Output Characteristics for JFET J2N3819

VGS 1 0 0V

VDD 2 0 12V

JFET 2 10 J2M3819

.DC VDD 0 12V 0.2V VGS 0 -4V 1V

.PROBE

.LIB EVAL.LIB

.END

Рис. 11.1. Схема для снятия характеристик полевых транзисторов JFET

Вложенный цикл команды .DC позволяет получить пять характеристик при целочисленных значениях VGS от 0 до -4 В. 

Однако после выполнения анализа вы обнаружите только четыре характеристики (рис. 11.2). Так как верхний график соответствует VGS=0 В, остальные соответствуют значения VGS в -1, -2 и -3 В, а характеристика для VGS=-4 В отсутствует, так как при этом VGS лежит ниже значения отсечки. Очевидно, отсечка происходит при значении -3 В. Зная диапазон рабочих значений VGS и соответствующий ему диапазон токов ID, мы можем теперь разработать схему смещения для этого транзистора.

Рис. 11.2. Выходные характеристики транзисторов JFET

При получении входных характеристик величина VGS используется во внешнем цикле команды .DC в качестве основной переменной, откладываемой по оси X. Значения VDD изменяются от от 2 до 10 В с шагом в 4 В, создавая три характеристики. Нижняя характеристика соответствует VDD=2 В. Для последующего использования полезно маркировать характеристики. Входной файл для анализа

Input Characteristics for JFET

VGS 1 0 0V

VDD 2 1 10V

JFET 2 10 J2N3819

.DC VGS -3 0 0.05V VDD 2 V 10V 4V

.PROBE

.LIB EVAL.LIB

.END

Характеристики с соответствующими метками показаны на рис. 11.3.

Рис. 11.3. Входные характеристики транзисторов JFET

Библиотека рабочей версии содержит только n-канальные JFET. Если вам необходим p-канальный JFET, то вы может вставить команду .MODEL во входной файл или изменить библиотеку EVAL.LIB, чтобы включить одно или большее количество таких устройств. Ввод модели для J2N3819 осуществляется следующим образом:

.model J2N3819 NJF (Beta=1.304m Betatce=-.5 Rd=1 Rs=1 Lambda=2.25m

+Vto=-3

+Vtotc=-2.5m Is=33.57f Isr=322.4f N=1 Nr=2 Xti = 3 Alpha = 311.7

+Vk=243.6 Cgd=1.6p M=.3622 pb=1 Fc=.5 Cgs=2.414p Kf=9.882E-18

+Af=1)

National pid=50 case=T092

88-08-01 rmn BVmin=25

Обратите внимание, что для порогового напряжения задано значение Vt0=-3 В. Когда используется р-канальный JFET, модель должна быть PJF (а не NJF) и должно использоваться положительное значение Vt0.

Схема с автоматическим смещением приведена на рис. 11.4. Во встроенной модели для n-канального JFET значения, заданные по умолчанию для ряда параметров, изменены. Новые значения показаны в следующем входном файле: 

n-Channel JFET Bias Circuit

VDD 4 0 18V

RG 1 0 0.5MEG

RS 2 0 770

RD 4 3 8.8k

JFET 3 1 2 JM

.MODEL JM NJF(RD=10 RS=10 VTO=-3 BETA=0.2m)

.DC VDD 18V 18V 18V

.OP

.OPT nopage

.PRINT DC I(RD) I(RS) I(RG) .END 

Рис. 11.4. Схема с автоматическим смещением транзистора JFET

Выходной файл приведен на рис. 11.5. Чтобы посмотреть, совпадают ли результаты стандартного схемотехнического расчета и анализа на PSpice, необходимо найти значение IDSS. Выполните анализ, подобный показанному на рис. 11.2, и убедитесь, что для этого JFET IDSS=1,78 мА. Сравните ваши результаты с рис. 11.6. Воспользовавшись этим значением, найдем

**** 07/29/99 11:29:21 *********** Evaluation PSpice (Nov 1998) **************

n-Channel JFET Bias Circuit

VDD 4 0 18V

RG 1 0 0.5MEG

RS 2 0 770

RD 4 3 8.8k

JFET 3 1 2 JM

.MODEL JM NJF(RD=10 RS=10 VTO=-3 BETA=0.2m)

.DC VDD 18V 18V 18V

.OP

.opt nopage

.PRINT DC I(RD) I(RS) I(RG)

.END

**** Junction FET MODEL PARAMETERS

     JM

     NJF

VTO -3

BETA 200.000000E-06

RD   10

RS   10

**** DC TRANSFER CURVES TEMPERATURE = 27.000 DEG С

VDD       I(RD)     I(RS)     I(RG)

1.800E+01 9.915E-04 9.915E-04 1.006E-11

**** SMALL SIGNAL BIAS SOLUTION TEMPERATURE = 27.000 DEG С

NODE VOLTAGE   NODE VOLTAGE NODE VOLTAGE NODE VOLTAGE

( 1) 5.029E-06 ( 2) .7635   ( 3) 9.2744  ( 4) 18.0000

VOLTAGE SOURCE CURRENTS

NAME CURRENT

VDD -9.915E-04

TOTAL POWER DISSIPATION 1.78E-02 WATTS

**** JFETS

NAME  JFET

MODEL JM

ID    9.92E-04

VGS  -7.63E-01

VDS   8.51E+00

GM    8.91E-04

GDS   0.00E+00

CGS   0.00Е+00

CGD   0.00Е+00

Рис. 11.5. Выходной файл с результатами анализа схемы на рис. 11.4

Рис. 11.6 Выходные характеристики схемы на рис. 11.4

Используем теперь значение IDSS, полученное в PSpice, чтобы найти VGSS. В следующем уравнении IDSS представляет собой ток стока при насыщении:

Откуда при IDS=0,992 мА, IDSS=-1,78 мА и VP=3 В после преобразований получим VGS=0,78 В и затем

Значения VGS и gm согласуются с показанными на рис. 11.5.

Можно преобразовать схему смещения, показанную на рис. 11.4, в усилитель напряжения, добавив два конденсатора и источник переменного напряжения (рис. 11.7). Приведенный ниже входной файл предназначен для анализа на переменном токе при f=5 кГц:

n-Channel JFET Amplifier circuit

VDD 4 0 18V

vi 1a 0 ac 1mV

Cb 1a 1 15uF

Cs 2 0 15uF

RG 1 0 0.5MEG

RS 2 0 770

RD 4 3 8.8k

JFET 3 1 2 JM

.MODEL JM NJF (RD=10 RS=10 VT0=-3V BETA=0.2m)

.DC VDD 18V 18V 18V

.OP