Читать онлайн «Разработка устройств на основе цифровых сигнальных процессоров фирмы Analog Devices с использованием Visual DSP++». Страница 19

Таблица 8.1 Формат данных регистра управления IDMA

Разряд Назначение 15 Не используется 14 Указатель типа памяти: 0=память программ (РМ) 1=память данных (DM) 13–0 Значение начального адреса памяти процессора при обмене через IDMA (от 0 до 0x3FFF)

Порт IDMA имеет встроенную функцию автоинкремента (автоматического увеличения на единицу адреса памяти), что позволяет ускорить выполнение блочных операций. Кроме того, порт IDMA позволяет выполнять загрузку памяти программ процессора с автоматическим запуском программы после заполнения нулевой ячейки памяти. Протокол обращения к памяти процессора через порт IDMA достаточно прост и показан на рис. 8.1.

Рис. 8.1. Алгоритм обращения к памяти процессора

Вначале все сигналы управления портом переводятся в пассивное состояние и проверятся готовность IDMA, путем ожидания установки сигнала -IACK в логический ноль. Затем осуществляется вывод на шину IAD0–15 сигналов адреса памяти процессора, к которой будет производиться обращение. После чего формируется строб сигнала записи адреса IAL в регистр управления порта IDMA. Временная диаграмма данной операции показана на рис. 8.2, а в табл. 8.2 приведены временные параметры для этой диаграммы.

Рис. 8.2. Временная диаграмма операции защелкивания адреса IDMA

Таблица 8.2 Временные параметры диаграммы защелкивания адреса IDMA

Параметр Минимум Защелкивание адреса IDMA Требуемые длительности: tIALP длительность защелкивания адреса, нс1,2 10 tIASU установка адреса перед окончанием защелкивания, нс2 5 tIAH удержание адреса после защелкивания, нс2 2 tIKA-IACK=0 перед защелкиванием, нс1 0 tIALS начало записи или чтения после защелкивания, нс2,3 3

Примечания:

1 Начало защелкивания — IS=0 и IAL=1.

2 Конец защелкивания — IS=1 или IAL=0.

3 Начало записи или чтения — IS=0 и (IWR=0 или IRD=0).

Как видно из таблицы, минимальные временные значения сигналов не превышают 10 нс, что говорит о поддержке высокой скорости операций портом IDMA. Далее производится операция чтения или записи памяти. При операции чтения данные считываются с шины IAD0–IAD15 во время активизации управляющего сигнала -IRD.

При операции записи данные выставляются на шину IAD0–IAD15, и записываются в память процессора с помощью активизации сигнала -IWR.

Порт IDMA поддерживает короткий (быстрый) и длинный (долгий) циклы обращения к памяти. Во время короткого цикла данные читаются и записываются без ожидания готовности порта по сигналу -IACK, используя при этом буфер порта IDMA с данными. Временные диаграммы для данных циклов обращения показаны на рис. 8.3 и 8.4 соответственно. В табл. 8.3 и 8.4 приведены характеристики сигналов для этих диаграмм.

Рис. 8.3. Временные диаграммы короткого цикла чтения через порт IDMA

Рис. 8.4. Временные диаграммы короткого цикла записи через порт IDMA

Таблица 8.3 Временные параметры диаграммы короткого цикла чтения через порт IDMA

Параметр Минимум Максимум Короткий цикл чтения через IDMA Требуемые длительности: tIKR-IACK=0 до начала чтения1, нс 0 tIRP Продолжительность сигнала чтения, нс 15 Характеристики переключения: tIKHR-IACK=0 после начала чтения1, нс 15 tIKDH Удержание данных после окончания чтения2, нс 0 tIKDD Сброс данных после окончания чтения2, нс 10 tIRDE Активизация предыдущих данных, нс 0 tIRDV Достоверность предыдущих данных 15

Примечания:

1 Начало чтения: -IS=0 и -IRD=0.

2 Конец чтения: -IS=1 или -IRD=1.

Таблица 8.4 Временные параметры диаграммы короткого цикла записи через порт IDMA

Параметр Минимум Максимум Короткий цикл записи через IDMA Требуемые длительности: tIKW-IACK=0 до начала записи1, нс 0 tIWP Продолжительность записи1,2, нс 15 tIDSU Установка данных до окончания записи2, нс 5 tIDH Удержание данных после окончания записи2, нс 2 Характеристики переключения: tIKHW от начала записи до -IACK=1, нс 15

Примечания:

1 Начало записи: -IS=0 и -IWR=0.

2 Конец записи: -IS=1 или -IWR=1.

Во время длинного цикла данные читаются и записываются с ожиданием готовности порта по сигналу -IACK, который активизируется только после непосредственной записи или чтения данных в памяти процессора.

Временные диаграммы для данных циклов обращения показаны на рис. 8.5 и 8.6 соответственно. В табл. 8.5 и 8.6 приведены характеристики сигналов для этих диаграмм.

Рис. 8.5. Временные диаграммы длинного цикла чтения через порт IDMA

Рис. 8.6. Временные диаграммы длинного цикла записи через порт IDMA

Таблица 8.5 Временные параметры диаграммы длинного цикла чтения через порт IDMA

Параметр Минимум Максимум Длинный цикл чтения через IDMA Требуемые длительности: tIKR-IACK=0 до начала чтения1, нс 0 tIRP Продолжительность сигнала чтения, нс 15 Характеристики переключения: tIKHR-IACK=0 после начала чтения1, нс 15 tIKDS Установка данных перед -IACK=0, нс 0,5 tCK5-10 tIKDH Удержание данных после окончания чтения2, нс 0 tIKDD Сброс данных после окончания чтения2, нс 10 tIRDE Активизация предыдущих данных, нс 0 tIRDV Достоверность предыдущих данных, нс 15 tIRDH1 Удержание предыдущих данных (DM/PM1), нс 2 tCK-5 tIRDH2 Удержание предыдущих данных (PM2), нс tCK-5

Примечания: